V oblasti technologie čipových obalů HPC navrhla společnost TSMC v červnu 2019 nový nejmodernější papír SoIC (SystemonIntegratedChips) 3D v technologii balení VLSI Technology and Circuits Symposium (2019SymposiaonVLSITechnologies & Circuits). díky hustotě nárazů narážejí celkové rychlosti provozu mezi procesorem CPU / GPU a pamětí.
Celkově se očekává, že se bude nadále rozšiřovat prostřednictvím technologie balení SoIC a jako nové řešení pro pokročilé balení TSMC v zadní části InFO (Integrated Fan-out) a CoWoS (Chipon Waferon Substrate).
3D balení úspěšně zvyšuje produktivitu HPC metodami vertikálního stohování a miniaturního objemu
Vzhledem k průlomu technologie vývoje polovodičů a zmenšení velikosti součástí musí vývoj obalů čipů HPC vzít v úvahu objem potřebný pro balení a zlepšení výkonu čipů. Budoucí vývojový trend technologie balení čipů HPC je proto navíc k existujícímu typu fan-out. Kromě balíčku na úrovni oplatky (FOWLP) a 2.5D bude cílem vývoj složitější technologie 3D balení.
Takzvaná 3D balicí technologie je hlavně pro zlepšení výpočetní rychlosti a schopnosti HPC čipu AI, snaží se integrovat HBM vysokorychlostní paměť a procesory CPU / GPU / FPGA / NPU s špičkovou technologií TSV (Siliary Perforation). Současně jsou oba svisle naskládány do sebe, aby se snížila přenosová cesta druhé strany, zrychlilo se zpracování a provozní rychlost a zvýšila se pracovní efektivita celkového HPC čipu.
TSMC a Intel aktivně zavádějí 3D obaly, které povedou OEM zařízení pro balení a testování k následnému sledování
Podle současné technologie 3D balení, protože procesor a paměť v čipu HPC musí být svisle stohovány, jsou náklady na vývoj mnohem vyšší než u ostatních dvou technologií balení (FOWLP, 2,5D balíček) a složitost procesu je složitější . Výtěžek hotového produktu je nízký.
V současné době byly oznámeny nejnovější výsledky technologie 3D balení. V této fázi je vedle výrobního vedoucího polovodičových OEM nejaktivnější také TSMC. Společnost oznámila, že se očekává, že v roce 2020 zavede technologie 3D balení, jako jsou SoIC a WoW (WaferonWafer), a IDM OEM Intel. Navrhuje také koncept 3D balení společnosti Foveros, který bude v druhé polovině roku 2019 čelit obalovému trhu dalších procesorů a čipů HPC.
Protože výrobci polovodičových sléváren a závody IDM nadále investují do zdrojů výzkumu a vývoje pro technologii 3D balení, povedou také další vlnu technologie 3D balení a testování. Předpokládá se, že OEM balení a testování továrny (jako ASE, Amkor, atd.) Také zintenzivní své úsilí. Trend vývoje této vlnové 3D balicí technologie.